谷城， 张伟风， 王珊 (河南大学物理与电子学院，河南开封475004) 摘要：电镀金工艺在当今半导体微纳加工领域中的应用越来越广泛，然而，传统的电镀金工艺存在许多弊端。试图从理论分析入手，寻找一种较好的脉冲电镀金工艺。重点分析了镀层厚度和金微粒大小，并通过实验对理论分析结果进行验证。实验结果表明：理论分析结果可以较好地被验证，对具体工艺有指导意义。 关键词： 脉冲电镀;理论分析;实验验证 中图分类号：TQ 153 文献标识码：A 文章编号：1000-4742(2012)03-0019-03 0 前言 目前在工业领域中应用的电镀金工艺可分为软金工艺和硬金工艺[1]。前者主要应用于微电子硅晶片表面处理及芯片内部导线固定等方面，后者主要应用于芯片中电路连接器件接触阻抗等方面。由于硬金工艺使用氰化物镀液，近年来已逐渐被其他工艺所取代。当今电子技术发展日新月异，根据国际半导体技术发展路线图报道，在2007年，最小线宽尺寸就已达到65nm。在如此小的微观尺寸下，采用传统的铜或铝等材料作为芯片内连线会出现一系列的问题，而采用金作为未来45nm级芯片内连线具有很大的可能。近年来国内外关于电镀金工艺的研究取得了很大的进展，提出了许多建设性的方法，但所获得的结论往往偏重于经验，且晶粒尺寸往往过大。本文着重讨论软金工艺中获得纳米金镀层的工艺流程，从电镀理论入手推导控制晶粒大小的方法，并对镀液进行分析，从而试图精准控制镀层厚度和晶粒大小。 1 理论分析 1.1 镀层厚度 法拉第定律可表示为： w=Z×Q=Z×I×t(1) 式中：w为生成物的质量;Z为电化学当量;Q为电解池通过的电量;I为通过的电流;t为通电时间。电化学当量Z可通过下式求得： 式中：Awt为阴极上析出金属的相对原子质量;n为参与沉积反应的电子数;F为法拉第常数，为96 487C。 令镀层厚度为h，体积为V，表面积为a，相对密度为d，则镀层厚度可通过下式求得： 1.2 金微粒半径 晶芽形成时，自由能的变化ΔGN可表示为[2]： ΔGN=ε×P-N×Δμ(4) 式中：ε为边界能的平均值;P为晶核的周长;N为晶核中原子的数目;Δμ为原子在溶液中与在晶核中的化学位差。 当晶核中的原子数目达到临界值NC时，晶核是稳定的。定义此时的ΔGC为临界晶核生成能： 式中：g为二维晶核的几何因子;ηc为阴极的过电位;q为沉积一个原子单层所需的电量;ro为临界晶核半径。 2 实验 2.1 试片准备 首先使用LDJ-2A-F150型溅射镀膜机对7.62cm硅片进行初步溅镀金。在源能量400eV，束流60mA，中和电流72mA，溅镀时间10min的条件下，可以得到金层厚度约为50nm。 随后制作规格为1cm×1cm的掩模板，进而在硅片上甩上正胶(瑞红)，进行曝光，显影后所得图案，如图1所示。 2.2 镀液组成及工艺条件 3 结果与讨论 3.1 镀层厚度 在镀液中，金是以亚硫酸盐的形式存在，为+1价。根据式(2)和式(3)计算出镀层厚度的理论值为9.513μm。在电流密度为1.5A/dm2，电镀时间为30min的条件下，使用台阶仪测量镀层厚度，实验结果，如表1所示。由表1可知：实际镀层厚度和理论值是比较接近的。另外，镀液中金离子的质量浓度对镀层厚度也是有影响的。 图2为电流密度对镀层厚度的影响，图中虚线为镀层厚度的理论值。由图2可知：电流密度为1.5A/dm2时，镀层厚度最接近理论值。 3.2 金微粒大小 由式(7)可知：金微粒半径与过电位成反比，而过电位与电流密度的对数成正比。由此可知：金微粒半径与电流密度的对数成反比。 分别选取电流密度为1.0A/dm2和1.5A/dm2对样品进行实验。使用德国Raith公司生产的E-line电子束系统对所得镀层的微观结构进行分析，实验结果，如图3所示。使用台阶仪在镀层的四角、边界及中央区域各选取若干点进行测量，然后对结果取平均值，从而得到金微粒的平均尺寸，实验结果，如表2所示。 由表2可知：实际得到的金微粒尺寸的比值比理论值略小。其原因主要有以下几个方面： (1)与镀液中金离子的质量浓度有关。电镀后期阴极周围金离子的质量浓度较低，镀层稀疏从而使晶粒半径起伏较大。 (2)与镀液的选取有关。同一镀液在使用多次后，内部成分会发生变化从而导致生成的金微粒大小不均匀。 (3)与脉冲电源有关。用示波器观察脉冲电源时，发现在正负脉冲变化时会出现一个电压的跃变，虽然幅度不是很大，但也会对镀层有所影响。 4·结论 本文着重从理论分析入手，尝试解决在脉冲电镀金过程中的镀层厚度和金微粒大小等问题。经过理论分析和实验验证，本文推导的理论数据可以较好地解决一些实际问题，但所得的金微粒仍然过大。其原因主要在于对阴极过电位和镀液中金离子的质量浓度变化难以精准控制。这两方面的问题可以通过改善电源稳定性和对镀液进行更新等方法解决。 参考文献：略 |
